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Digital System Architect / FPGA Engineer

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1.0 Technical Specifications

Hardware Description
SystemVerilog, Verilog HDL
Software & DSP
C/C++, JUCE Framework, Python
EDA Tools & Target
Xilinx Vivado, ModelSim / Zynq-7000 SoC
Core Architectures
AMBA AXI4-Lite, RISC-V ISA, UART 16550

2.0 Core Intellectual Property (Projects)

AXI4-Lite to UART 16550 Bridge IP

SystemVerilog / Vivado

Zynq SoC 환경에서 ARM 코어와 연동 가능한 고성능 UART 모듈 설계. 비동기 FIFO를 적용하여 Clock Domain Crossing(CDC) 문제를 해결하고, AXI 버스 프로토콜의 Deadlock 방지 구조를 FSM으로 완벽 구현함.

Real-time Audio DSP Filter (VST)

C++ / JUCE

디지털 신호 처리(DSP) 이론을 적용한 실시간 IIR/FIR 로우패스 필터 구현. 오디오 버퍼 레이턴시를 최소화하기 위한 메모리 최적화 및 C++ 객체 지향 아키텍처 적용.